SDRAM, IS46QR16256B-083RBLA2, Integrated Silicon Solution INC
Der Speichercontroller initiiert den Leveling-Modus aller DRAMs, indem er Bit 7 von MR1 auf 1 setzt. Beim Eintritt in den Write-Leveling-Modus befinden sich die DQ-Pins im undefinierten Ansteuerungsmodus. Während des Schreibausgleichsmodus werden nur der DESELECT-Befehl sowie ein MRS-Befehl zum Ändern des Qoī-Bits (MR1[A12]) und ein MRS-Befehl zum Beenden des Schreibausgleichs (MR1[A7]) unterstützt. Beim Beenden des Leveling-Modus kann der MRS-Befehl, der das Beenden ausführt (MR1[A7] = 0), auch die anderen MR1-Bits ändern. Da der Controller jeweils einen Rang ausgleicht, muss die Ausgabe der anderen Ränge durch Setzen des MR1-Bits A12 auf 1 deaktiviert werden. Der Controller kann ODT nach tMOD aktivieren, zu diesem Zeitpunkt ist der DRAM bereit, das ODT-Signal zu empfangen.
Features
- Datenintegrität
- DRAM-Zugriffsbandbreite
- Selbstaktualisierung Abort
- Aktualisierung mit feiner Granularität
- Signalsynchronisation
- Signalintegrität
- Energieeinsparung und Effizienz
