SDRAM, IS43TR16256ECL-125LB2LI, Integrated Silicon Solution INC
Der Speichercontroller initiiert den Leveling-Modus aller DRAMs, indem er Bit 7 von MR1 auf 1 setzt. Beim Eintritt in den Write-Leveling-Modus befinden sich die DQ-Pins im undefinierten Ansteuerungsmodus. Während des Write-Leveling-Modus sind nur NOP- oder DESELECT-Befehle sowie ein MRS-Befehl zum Beenden des Write-Leveling-Modus zulässig. Da der Controller jeweils einen Rang nach dem anderen ausgleicht, muss die Ausgabe der anderen Ränge durch Setzen von MR1-Bit A12 auf 1 deaktiviert werden. Der Controller kann ODT nach tMOD aktivieren. Zu diesem Zeitpunkt ist der DRAM bereit, das ODT-Signal zu empfangen. Der Controller kann DQS nach einer Verzögerung von tWLDQSEN auf Low und DQS# auf High setzen. Zu diesem Zeitpunkt hat der DRAM eine On-Die-Terminierung auf diese Signale angewendet. Nach tDQSL und tWLMRD liefert der Controller eine einzelne DQS-, DQS#-Flanke, die vom DRAM zum Abtasten von CK - CK# verwendet wird, die vom Controller angesteuert werden. Das tWLMRD(max)-Timing ist vom Controller abhängig.
Features
- 8 interne Bänke für den gleichzeitigen Betrieb
- BL-Schalter im laufenden Betrieb
- Auto Selbstaktualisierung(ASR)
- Selbstaktualisierung Temperature(SRT)
- Partial Array Selbstaktualisierung
- Asynchroner RESET-Pin
